电子学/CMOS

CMOS

CMOS 代表 Complementary Metal-Oxide-Semiconductor（互补金属氧化物半导体）。金属氧化物半导体指的是组件场效应晶体管 (MOSFET) 的构造方法，而互补则表示 CMOS 使用 n 型 (nMOS) 和 p 型 (pMOS) 晶体管。较旧的设计仅使用 n 型晶体管，被称为 NMOS 逻辑。

n 型 MOSFET 在其输入电压较高时处于激活状态（导通），而 p 型 MOSFET 在其输入电压较低时处于激活状态。

所有 CMOS 门都以两个部分排列：上拉网络 (PUN)，由 p 型晶体管构成，连接到电源；下拉网络 (PDN)，由 n 型晶体管构成，连接到地线（也称为漏极）。这两个部分在逻辑上是对偶的，因此如果 PUN 处于激活状态，则 PDN 处于非激活状态，反之亦然。这样，在任何稳定状态下，电源和地线之间永远不会有直接通路。

CMOS 相对于 NMOS 的最大优势在于 CMOS 从高到低和从低到高的转换速度都很快。NMOS 从低到高的转换速度很慢（因为它使用电阻代替 PUN），并且由于整个电路速度必须考虑最坏情况，因此 NMOS 电路必须慢得多。

逻辑门

非门

最简单的 CMOS 电路：非门或反相器。尽管不复杂，但它展示了 CMOS 门的基本结构；一系列连接到晶体管的输入（在本例中为一个），连接到电源的 PUN（由单个 p 型晶体管组成），连接到地线的 PDN（由单个 n 型晶体管组成），以及从 PUN 和 PDN 中馈送的输出。

当输入电压较高时，p 型晶体管将处于非激活状态，而 n 型晶体管将处于激活状态。这会在地线和门输出之间创建一个连接，将门的输出拉低。相反，当输入电压较低时，p 型晶体管将处于激活状态，在输出和电源之间创建一个连接，将门的输出拉高。

输入	输出
0	1
1	0

与非门

与非门的 PUN 由一对并联的 p 型晶体管组成，一个由 A 输入馈送，另一个由 B 输入馈送。因此，只要这两个输入中的任何一个为低，PUN 就处于激活状态，并且门的输出为高。

与非门的 PDN 由一对串联的 n 型晶体管组成，每个也由两个输入中的一个馈送。因此，只有当两个输入都为高时，PDN 才会处于激活状态，并且门的输出才会为低。它使用逻辑 a bar(OR)b bar。

输入 1	输入 2	输出
0	0	1
0	1	1
1	0	1
1	1	0

与门

CMOS 与门是通过将非门的输出驱动到与非门的输出而构建的。

输入 1	输入 2	输出
0	0	0
0	1	0
1	0	0
1	1	1

或非门

与非门相比，或非门“颠倒”了，它由一对串联的 p 型晶体管组成的 PUN 和一对并联的 n 型晶体管组成的 PDN 组成。

输入 1	输入 2	输出
0	0	1
0	1	0
1	0	0
1	1	0

或门

与门之于与非门，或门之于或非门。CMOS 或门是通过将或非门的输出馈送到非门而构建的。

输入 1	输入 2	输出
0	0	0
0	1	1
1	0	1
1	1	1

异或非门

为了构建异或非门，首先我们需要方便地访问反相输入。这是通过一对非门实现的。原始输入是 A 和 B，它们的反相形式我们称之为 NOT-A 和 NOT-B。PUN 和 PDN 都由四个适当类型的晶体管组成，分为两个并联组，每组串联两个晶体管。在 PUN 中，一个串联由 A 和 B 馈送，另一个由 NOT-A 和 NOT-B 馈送；在 PDN 中，一个串联由 A 和 NOT-B 馈送，另一个由 NOT-A 和 B 馈送。

总共需要 12 个晶体管（PUN 中 4 个，PDN 中 4 个，每个反相器 2 个）。异或非门电路还有更有效的设计，但它们需要更详细的分析，这里我们不会深入研究。本节不作为实际异或非门设计的示例，而是应该有助于提出人们可以用来为任何任意布尔函数生成 CMOS 电路的方法。

输入 1	输入 2	输出
0	0	1
0	1	0
1	0	0
1	1	1

异或门

如果你一直在关注，你可能会猜到异或门是通过在异或非门末尾连接一个非门来制造的；虽然这会产生一个正确的电路，但它不是最正确的（或最有效的）电路。相反，我们可以使用相同的 12 个晶体管，只是把电线重新排列一下。这留作读者的练习。它使用逻辑 a.b bar(OR) a bar.b

输入 1	输入 2	输出
0	0	0
0	1	1
1	0	1
1	1	0