MyHDL 和 NEXYS 2 板/我们可以安全忽略的事

出于本书的目的，我们将忽略一些事情。

现代 FPGA 旨在最大限度地减少时钟偏斜。在一个具有大量边缘敏感触发器且所有触发器都观察同一时钟的系统中，您可能会想象，如果时钟需要传播一定距离，该边缘将在不同的触发器上到达不同的时间。在最坏的情况下，这种时间差可能意味着 D 输入未能满足相对于时钟边缘的一个或多个触发器的建立时间和保持时间，从而导致电路的行为不可预测。对于跨越多个板的逻辑电路（每个板上有几个芯片）而言，这是一个问题。但在单个 FPGA 中，时钟偏斜可以安全地忽略，因为 FPGA 制造商非常小心地提供了时钟分配电路，以使所有边缘保持紧密对齐。

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