可编程逻辑/时序与同步

在基于微处理器的软件系统中，指令是按顺序执行的。每个指令都允许完成，然后再执行下一条指令。即使在并非严格按照此模式运行的情况下，例如流水线和超标量处理器，对该模式的改变对程序员来说是透明的，本质上可以忽略。

然而，在可编程逻辑中，情况并非如此。无法预期指令在特定时间范围内或以特定顺序发生。Verilog 和 VHDL 都包含用于强制特定同步的构造，尽管这些构造可能会带来性能损失。

通常，硬件设计应该有一个时钟信号，所有不同的模块都可以访问该信号。响应时钟信号发生的動作称为同步，而没有时钟信号发生的動作称为异步。此外，通过使用时钟倍频器，设计中的不同模块可以以不同的速度运行。不用说，时序和同步对于硬件设计人员来说可能是非常重要的解决问题。