实用电子学/逻辑/级联
如果需要一个输入数量与现有逻辑门不同的逻辑门，则可以通过将现有门级联来构建一个。这是通过级联门来实现的。作为“基本”门的门（即与门、或门、异或门）可以直接级联。“否定门”（与非门、或非门、异或非门）则不能，它们由具有反转输出的对应基本门组成。
只有当所有输入都为高电平时，与门才会输出高电平。在下图中，一个三输入门的示意图，如果输入 1 或输入 2 其中一个或两者都为低电平，第一个与门将输出低电平，从而使第二个与门失效。如果输入 3 为低电平，则第二个门将失效，而与输入 1 和输入 2 的状态无关。
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要制作具有更多输入的门，只需在级联的“末端”添加门，如下面的五输入示例所示。
如果电路将在高频下使用，那么如果输入 1 改变，传播时间将是单个门的五倍这一事实，那么使用下面的布局可能会更好，其中传播时间仅为单个门的传播时间的 3 倍。对于正常应用来说，这应该不是问题，因为 CMOS 门在 5V 下的传播时间通常约为 50 纳秒（百万分之一秒的二十分之一）。
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此布局和标准级联都使用完全相同数量的门：对于一个具有n个输入的门，需要n-1 个 2 输入门。对于或门和异或门也是如此，它们也可以像上面一样布局以获得更短的传播时间。在接下来的部分中，为了清晰起见，将使用稍简单的基本级联。
如果需要很多输入，请考虑使用一个 3 输入、4 输入或 8 输入与门作为起点，因为这样电路的布局会容易得多，并且需要的 IC 也更少（一个4081 四个 2 输入与门 IC 可以制作一个 5 输入与门，而一个4068 8 输入与门 IC 在相同尺寸的 IC 封装中提供了三个额外的输入，并且需要更少的布线）。其他门也是如此。
与非门不能成功级联以制作一个更大的与非门，因为如果输入 1 或输入 2 和输入 3 为高电平，则会输出低电平（第二个门有两个高电平输入），而实际上应该输出高电平。
可以使用 2 输入门制作一个n输入与非门，但需要在每个“合并”两个输入或信号的与非门之后添加一个额外的反相器（或输入端连接在一起的与非门，这意味着只需要与非门），但不在最后一个门之后添加。
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与非门也可以通过使用级联的与门并在末端添加一个反相器来制作。
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这样做的缺点是需要两种不同类型的门（与门和非门，需要两个不同的 IC），但明显的优点是需要的门要少得多（在反转版本中，需要n-2 个反相器）。这在更大的级联中会成为一个因素。