跳转到内容

FPGA 设计 VHDL/状态机设计示例串行奇偶校验生成器

来自维基教科书，开放书籍，开放世界

< FPGA 设计 VHDL

此页面可能需要审查质量。

FPGA 设计 VHDL

串行奇偶校验生成器

[编辑 | 编辑源代码]

状态图

[编辑 | 编辑源代码]

仿真波形

[编辑 | 编辑源代码]

检索自 "https://wikibooks.cn/wiki/VHDL_for_FPGA_Design/State-Machine_Design_Example_Serial_Parity_Generator"

书籍：FPGA 设计 VHDL

华夏公益教科书