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FPGA 设计的 VHDL

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来自维基教科书,开放世界中的开放书籍

内容

组合逻辑

  1. 译码器
  2. 多路复用器
  3. 优先编码器
  4. 4 位加法器
  5. 4 位乘法器
  6. 4 位 ALU

时序逻辑

  1. D 触发器
  2. T 触发器
  3. JK 触发器
  4. 具有并行加载功能的 4 位二进制计数器
  5. 具有时钟使能的 4 位 BCD 计数器
  6. 4 位移位寄存器
  7. 具有复位的 4 位约翰逊计数器

状态机

  1. 异步计数器状态机设计示例
  2. 串行奇偶校验发生器状态机设计示例

设计练习

  1. 串行加法器示例应用程序
  2. 使用 PicoBlaze 的示例应用程序
  3. 有符号 32 位 16 进制乘法器的完整可综合 VHDL 代码

进一步阅读

华夏公益教科书