时钟和数据恢复/简介

串行数据传输中的时序

为了通过一定距离传输数字信息，需要将其序列化（无论是在通过一根引导介质（如电缆、光纤等）传输时，还是在无线传输时）。

数字信息通常被编码以进行错误检测和纠正。

编码后的比特流会携带它自己的时钟信息。

时序信息，即时钟，本质上是由传输信号的电平跃迁携带的。

在传输过程中，产生的信号会受到噪声和传输介质传输函数的影响，并可能导致信息内容的不希望的损坏。

在接收端，信号尽可能恢复（均衡并滤除噪声）。

然后提取时序信息，并重新生成比特流。

在数据接收器内部执行这些最后功能的电子电路称为时钟和数据恢复块 (= CDR)。

从接收信号中恢复时钟信号的操作不可避免地会受到一些退化的影响。由于均衡/噪声滤波不良以及恢复的时钟相对于恢复的脉冲的同步不完美，可能会在随后的编码比特流的再生中出现错误。

数据和时钟在它们一起传输的过程中，受噪声和符号间干扰的影响，并获得了

• 两者：由于物理传输时间和提取过程，不可避免的延迟；
• 时钟：一些时序误差(= 相位调制，称为抖动)
• 重新生成的位：一些错误的位，具有（非常）低的概率，或者换句话说，比特误码率非常低（例如 <10⁻¹⁹）。

使用复杂的时钟提取电路可以将抖动降至最低，但无法消除。

另一方面，在网络拓扑中，总是存在一些点，这些点将来自同一个时钟的信号，并在不同的传输路径上积累了不同的抖动，必须再次组合在一起。

为了吸收抖动差异，使用了一个弹性缓冲器（一种特殊的缓冲内存）。

串行与并行

信息存储在内存中，以写入内存单元中的位的形式存储。

大多数内存都是由一组具有唯一地址的单元组成。每组单元容纳一个内存字，该内存字由 8 位组成，或者由 8 位的整数倍组成。每组 8 位信息构成一个字节。

一个文件^{（即内存一部分的内容）必须“传输”以使其信息内容在其他地方可用。“传输”意味着通过电子方式发送并在另一个内存的类似部分内复制。}

内存通过与每个字一样宽的并行总线存储并输出其内容。一个字的位可以在一个总线上同时并行传输，总线上有与内存总线一样多的链接（通常还有一个链接来传输对每个后续字的位进行计时 的时钟）。

这被称为并行传输。对每个字内容传输进行计时 的时钟的频率等于

（每秒传输的位数）/（一个字中的位数）[Hz]。

当链接上的比特率超过一定限度时，并行传输变得不切实际。

（并行）链接将信息位作为电磁信号（电信号或光信号）携带。

并行链接的物理长度永远不会相同，长度可以用一个信息位通过链接所需多少个时钟周期来衡量。

如果并行路径经历了很大的延迟差异，则链接末端的单个时钟可能无法将给定字的所有位一起加载到接收内存中。

不同的并行路径之间的延迟差异可能导致给定字的位（在同一时间发送）在接收端以不同的时钟周期接收。

（距离差异包括每个路径（发送和接收）的电子电路中的不同延迟。）

并行传输受到并行路径的长度差异的限制。

并行传输在以下两种情况下是可行的：

不同的路径具有小于位间隔四分之一的延迟差异，以及

总线的连接可以变得非常便宜。

或者，时钟速度可以乘以并行位的数量，并且一个字的位可以在单个传输线上一个接一个地发送，时间段等于并行传输的一个时钟周期。

当距离太长或成本可以降低时，使用串行传输。

序列化后的比特流显然仍然需要在接收端提供其时钟，以识别每个信息位并将它们加载到内存中（通常加载到解复用器的字节内存中）。

时钟必须与信息位一起传输（编码），以便它们在单个传输线内一起传输，^{并经历相同的延迟。在接收端，应首先恢复时钟，然后将其用于恢复信息位（时钟和数据恢复）。}

网络中的设备在其处理核心内部使用并行处理，但通过一个或多个串行链路连接到外部。

因此，在发送端可以识别一些电路，这些电路将并行转换为串行（复用器），以及一些电路在另一端将串行转换为并行（解复用器）。

下图实际上描绘了串行链路的一个完整单向部分，该部分等效于描绘并行到串行接口的两个方向。

描绘了从并行到串行以及串行到并行的转换。识别了复用器和解复用器的功能，以及不同的时钟速率。串行链路末端的 CDR 被强调，因为它是需要时钟恢复的最佳例子（尽管可以指出其他例子）。

该图也有助于指出（以红色显示）需要重新生成组合信号/时钟的点。第一个基本操作是从组合的时钟和数据信号中恢复时钟，这个操作是本书的主题。

CDR 和 PLL

本书探讨了 CDR（时钟和数据恢复）电路，但只分析和研究了它们所包含的 PLL（锁相环）。

这些 PLL 是 CDR 的重要部分（= 用于时钟恢复，= CDR 的 CR 部分）。

CDR 的 DR（数据恢复）部分没有深入研究，这里只研究适合时钟恢复功能的 PLL。

用于其他应用的 PLL，例如移动物体的位置检测或非调制信号的识别，在这里不予考虑。

近年来，由于移动电话的爆炸式增长，频率合成器内部的 PLL（它们不是 CDR）取得了长足的进步。可以说，如今 PLL 的绝大部分应用都体现在频率合成器中。

CDR 中 PLL 的特殊之处，是信息比特与其时钟直接“混合”成唯一的脉冲串流。通常，NRZ 传输信息比特可以完美地完成任务。对于其他传输信道，不同的比特和时钟“编码”可以更好地优化整体性能，并增加再生所需的距离。

在所有情况下，由于信息比特本质上的“不可预测性”，混合的串流的频谱不会在固定频率处出现整齐的谱线，而是会以大瓣的形式散布；其电平跃变不会发生在每个可能的时刻，而是在其中的部分时刻随机发生。为了简化数学，本书中使用了“跃变密度”的概念。此外，这些跃变发生时会相对于理想位置抖动，因为信道失真和噪声的存在。

相反，频率合成器锁定的信号是规则的周期性波形，其频谱接近于具有噪声边带的强谱线。其电平跃变以 100% 的密度发生。

时钟额外费用

与数据一起传输的时钟

用于串行传输时逐个释放数据比特的时钟信号必须与数据比特一起传输，并且必须在到达时首先恢复，以便随后可以对接收到的数据比特进行再生。

为了有效地利用（一个良好的百分比）信道容量，实际的串行链路需要一个时钟，该时钟可以在到达点正确识别每个数据脉冲。

当数据以最简单的方式（NRZ）传输时，每个符号都是一个脉冲（0 或 1），其持续时间正好等于关联时钟的一个周期。关联时钟在（并且可以从）两个后续符号之间的“跃变”（从 1 到 0 或从 0 到 1 的电平变化）中可见。不幸的是，两个符号之间并不总是存在跃变。如果跃变发生的频率不够高(跃变密度，运行长度，...)，那么就不可能恢复与接收到的数据相关的时钟。

火车类比

为了阐明这个概念，可以使用一个简单的类比，即火车运输，其中在每个给定的正常乘客（数据比特）组中都会增加一些额外的乘客。

这些额外的乘客将在到达后协助其他人，但会减少可供原始乘客使用的座位数量，这些乘客为所有人支付费用（使用减少数量座位的付费乘客组代表了这个类比中的有效载荷）。

恢复的时钟对于在乘客下火车时再生数据乘客是必要的。这个（恢复的）时钟对于完全再生每个数据比特乘客是必要的。没有其他时钟可以做到这一点。

在所有执行到达（接收器）时完成其任务的额外乘客中，有些乘客协助时钟恢复，但有些乘客可能存在是为了纠正状态最差的乘客，这些乘客可能以糟糕的状态到达并且被错误地再生（比特错误纠正），还有一些乘客可能存在于这些任务类型的组合中（帧，等等）。

基本理论

基于香农-哈特利定理的基本理论没有明确地解决时钟恢复问题，因为其综合公式仅对

• 线性系统以及
• 最通用和最随机的噪声类型 (高斯噪声)

$C=B\log _{2}\left(1+{\frac {S}{N}}\right)$

• 该定理也没有考虑到完成接收比特的完全再生所需的总可用时间在实践中非常短。

但“信道容量定理”有效性的假设表明

• 连续传输 比突发传输更接近理论极限，并且
• 实际系统需要复杂的编码方案才能向理论极限改进 。

这个基本公式的意义远远超出了其陈述的假设。

事实上，它之所以流行，是因为它提供了对现实的理解，在现实中，带宽和噪声并非以数学精度已知，并且许多量之间的关系与线性关系有很大偏差。

当应用于非线性现象时，它提供了良好的近似值，例如源于影响接收信号跃变的相位噪声的比特错误率（即时钟抖动）。

恶化时钟的相位噪声（时钟本质上是一个方波，受噪声影响，噪声只不过是抖动）会增加比特错误率 BER（即降低理论信道容量 C），就像在香农-哈特利公式中降低信噪比（S/N）一样。

严格来说，该公式只有在噪声为高斯噪声时才产生准确的结果。但高斯噪声是最随机的噪声，恢复的时钟相位噪声来自许多不同干扰的累积。可以理解，即使通过（略微）不同的数量，两种噪声都会产生更高的 BER（即两种噪声都会降低信道容量 C）。

实际的额外费用

实际为了让时钟与关联数据一起传输而付出的成本（以比特率、信道带宽或信道容量衡量）有多大？

香农-哈特利定理没有说明如何设计一个满足实际情况给定要求的系统，并且没有提供简洁的公式供设计工程师使用，因此实施任务就交给了他们。

所有传输设备的设计都与它们可能使用过的最长线路长度兼容。

在所有这些设备中，时钟恢复电路的设计使得恢复的时钟的抖动保持足够小，以不产生或只产生比特错误率的微小增加，即使连接到它们指定的w:通信信道的最长线路也是如此。

换句话说，时钟抖动对总的等效 S/N 的贡献可以忽略不计，但这需要以减少乘客座位数量为代价，即降低净比特率，这反过来又等同于减少可用带宽 B。

在大多数实际情况下，为了获得无错误的时钟恢复而付出的信道容量降低范围从最大大于 10%（突发传输）到几百分比（连续传输）。

本书的主题（即应用结构对应关系）

本书旨在为理解、研究和设计用于 CDR 应用的 PLL 系统提供良好的理论基础。

CDR 的 PLL 是一个单位反馈系统，因为输出（恢复的时钟）应该尽可能接近输入（嵌入到传入脉冲流中的时钟），除了对后者的高频分量进行抑制。

完全由线性行为的电路块组成的 CDR 可以很好地用线性数学模型来描述，即用以时间为自变量的线性微分方程及其拉普拉斯或傅里叶变换来描述。

任何 CDR 的 PLL 都可以用三种“控制回路结构”（= 架构，在框图意义上）中的一个来描述。

它们可以仅通过其阶数和类型这两个数字来识别。下图根据它们的线性模型识别了三种架构。

用于 CDR 的 PLL 是单位反馈回路。当所有模块都是线性的时，阶数和类型数字足以识别回路结构（= 框图）。

在实践中用所有线性模块实现的结构是

1. 一阶、类型一的回路，用于“相位对准器”和“终点”的应用。
2. 二阶、类型一的回路，用于“再生器”的应用。

具有一个或多个硬非线性的 CDR 不能用线性数学模型充分描述。（需要针对每个不同的信号电平重新计算额外的仿真）。

广泛（且通常不可避免）使用本质上非线性的相位比较器（bang-bang）导致使用更宽容和更稳健的架构。（bang-bang 相位检测器的增益不是固定的，而是随其输入端的相位差而变化）。

这些结构仍然可以通过对应线性回路的阶数和类型来识别。

当相位检测器和/或 VCO 的非线性将可能的建模限制在计算机仿真时，公式或变换都不可能。只有时间函数（瞬态仿真）。不过，使用线性回路的相同识别方法仍然很方便。

并且在实践中

1. 一阶、类型一的回路（与 1.1. 完全相同），用于“相位对准器”和“终点”的应用。
2. 二阶、类型二的回路（如果使用线性相位比较器，则此结构不受欢迎），用于“再生器”和“终点”的应用。对线性（2.2）架构（所有模块都是线性的）的详细分析对于理解其使用 bang-bang 相位检测器的实际应用仍然非常重要。

在 CDR 的工程实践中，只有三种结构具有实际用途。任何其他架构仅在理论意义上才值得关注，因为它不用于实际电路的实现。三种重要的结构及其首选应用如下所示

在本书中，对于所有列出的情况（1.1.、1.2. 和 2.2.）

1. 提供了线性模型（复变量 $s$ 或 $j\omega$ 的函数，以及实变量 $t$ 的函数），以便可以研究“小信号”条件下的操作（抖动容限、抖动传递、噪声传递、单位阶跃响应等）。
   1. 每个 PLL 模块的
   2. 以及整个系统的
2. 使用通过数值仿真获得的结果，调查了线性模型适用性超出范围的重要点。

已经开发了几个版本的仿真程序，可以根据要求提供 。