时钟和数据恢复/噪声由 PLL 结构塑造

它是什么

在本页中，噪声指的是相位噪声，即使它可以追溯到电压噪声、电流噪声、DSP 的极限环等。

CDR 的输入和输出信号具有固定幅度，只有它们的特征时刻受到“不稳定性”的影响：无论测量（或计算）何种噪声谱密度，它都仅描述相位噪声。

相位噪声是抖动（抖动是“抖动”的时间差），它不存在于用于传输数据流的远程时钟中。

无论是相位噪声还是抖动，它们的表示都是单边谱密度（其中时钟（=载波）频率已消失），傅里叶频率范围从 0 到 ∞；然而，它包括来自时钟上边带和下边带的波动。

通常的做法是将传入信号在到达 CDR（“信号”相位噪声）之前拾取的相位噪声分开
从 CDR 本身产生的附加相位噪声中分离出来，即使输入信号实际上没有噪声（“生成”的相位噪声）也存在。

例如参见。

• “信号”噪声来自信号在到达 PLL 输入之前遭受的损害（线路失真、线路噪声、接收器第一级、符号间干扰等）。

PLL 滤除抖动（高）频率，因为已知真实定时信号频谱仅与本地时钟相差一个频率偏移和一些低频漂移。

这种滤波作用由抖动传递函数建模。

• “生成”的噪声仅仅是源于 CDR 内部的那部分噪声，而不是沿着前面的信道路径添加到信号中的那部分。

抖动源，它可能最常困扰实际电路，是来自 CDR 本身 CMos 电路内部的电源噪声。
IC 内部的内部电源轨受到来自输出缓冲器、时钟树和其他 IC 本身内部的较大 CMos 级产生的高电流瞬变的影响，即使这些块本身不是 CDR 的一部分。
这些大电流尖峰会在电源线上引起小的纹波。
接收路径内部和 CDR 本身内部的其他 CMos 级，由于电源纹波，会看到它们的开关阈值纹波正好是电源纹波的一半。
这些 CMos 级内部波形的上升沿和下降沿并不完全陡峭，而是表现出一定的不可忽略的斜率。
很容易看出，在边缘过渡期间 CMOS 阈值的改变恰好对应于 CMos 级提前（或延迟）切换：这种时间变化，几乎随机地在不同的过渡中发生，将仅仅是生成的抖动。
它可以通过仔细设计和布局 IC 内部的电源方案来最小化（应该最小化）。

另一个通常是生成抖动来源的噪声源是VCO 噪声。

什么时候重要

当噪声水平与信号水平相当，以至于其存在会影响信号的重要特性时，噪声就变得重要了。

在 CDR 的情况下，相位噪声（=不需要的抖动）如果影响误码率（BER），则很重要。
Ransom Stephens 抖动教程是一个很好的教程，它介绍了如何在 CDR 中测量、识别和缓解不需要的抖动。

这里讨论了什么

许多优秀的书籍和论文探讨了 CDR 噪声，特别是 VCO 噪声（实际 CDR 中生成相位噪声的主要来源）。,.

这里的重点是特定结构（在本书接下来的几页中探讨的三种结构：一阶，类型 1，二阶类型 1 和 二阶类型 2）对 CDR 电路本身产生的噪声谱的重塑（传递函数）。

与前面和后面的页面一样，使用这三种结构的线性模型，但建议线性模型识别的属性在很大程度上也存在于这些结构的非线性变体中。

噪声建模

噪声是 CDR 中的“小信号”，可以使用 CDR 模块的线性模型来研究。

“信号”噪声的处理方式与有用信号本身完全相同。信号噪声遍历 CDR，并在经过抖动传递函数滤波后出现在再生时钟中。事实上，环路低通滤波器的选择是为了让只有有用信号的频率通过，并阻止任何更高的频率。带内信号噪声不可避免地通过 CDR 并影响再生时钟。

生成的噪声可能被注入 PLL 的任何节点，其中只有两个节点很重要：滤波器输出和 VCO 输出。
（比较器输出处的节点与 PLL 输入的行为相同，唯一的区别是平坦的增益 G_φ）

一般来说，使用叠加原理，可以参考以下图示

在每个 PLL 模块内部产生的相位噪声在出现在 PLL 输出之前会发生变化。二阶类型 1 环路的框图和方程式。

在每个 PLL 模块内部产生的相位噪声在出现在 PLL 输出之前会发生变化。二阶类型 2 环路的框图和方程式。

滤波器产生的噪声N_f 被传递方程 TF_Nf = (TF_filter) / (1 + TF_filter*TF_VCO) 修改
VCO 产生的噪声 N_o 由传递方程 TF_No = 1/(1 + TF_filter*TF_VCO) 修改。

PLL 结构如何重塑 VCO 的噪声频谱

VCO 噪声 - 1 型 1 阶、1 型 2 阶和 2 型 2 阶环路的 VCO 到输出的传递函数。
滤波器截止频率、阻尼比和自然无阻尼频率被选择用于有意义的比较。

上图中的曲线可以使用相同的 OpenOffice.org [1] Calc 电子表格重新绘制，使用不同的参数值来创建它们。

该文件可以免费下载：

PLL 11 21 22 线性小信号模型，用于抖动传递、误差、容差和噪声，修订版 1.0，2011 年 8 月 13 日

实际 CDR 中的噪声考虑因素

内部噪声 << 线路噪声和失真

在实际 CDR 中，重要的是要考虑电路在根据要求运行时必须面对的极端条件。

这些条件可能很少或从未在大多数实际 CDR 的应用中出现，但它们仍然是 CDR 设计的基础，因为每个 CDR 都必须能够在最坏情况下部署并正常运行。

在这些情况下，恢复时钟中的大部分相位噪声是由于数据中的随机调制 (ISI)，或者由于加性噪声，这通常是从随机数据中恢复时钟的情况。

CDR 的抖动传递函数的带宽是决定恢复时钟中相位噪声的关键参数。

组成 CDR 的 3 个模块中产生的噪声的贡献是次要的。

1. 比较器会添加噪声，无法与线路噪声区分开来。幸运的是，比较器添加的噪声是高频噪声，PLL 会将其抑制。
2. 放大器/滤波器本质上是一个低频处理器，它在感兴趣的频带中的噪声通常很小。
3. 如果 VCO 的噪声带宽大于环路对其执行的滤波作用的高通截止点（见上图），则 VCO 可能会添加自身的噪声。
   VCO 噪声高于 ω_n 传入本地时钟。
   这种情况发生在具有 PFD 和窄带抖动滤波的单片 CDR 中。
   然而，如上所述，VCO 的这种贡献通常小于来自 PLL 无法抑制的传输损害的噪声（低于 ω_n）。

抖动带宽和 VCO 噪声抑制

线路抖动通带 ≈ VCO 噪声阻带。

由于 PLL 始终会自动获取锁相状态，因此环路抖动带宽（以及与之密切相关的环路滤波器带宽 无论何时线性模型适用，正如 三种 CDR 结构的基本参数所示) 不需要变得很大来解释各种失谐因素。因此，环路带宽可以非常窄，并且传入信号中存在的超出所选低通带的相位噪声可以被抑制。

另一方面，来自 VCO 的噪声以及高于 ω_n 的频率会毫无改变地传入恢复的时钟。紧密的抖动带宽可能无法阻止来自低 Q VCO 的高频噪声。

PLL 作为影响接收时钟的抖动的带通滤波器

在某些方面，PLL 可以被认为是一个可调谐的带通滤波器，其中中心频率会自动调整到比特率。

在频域中，相位比较器是一个混频器，它将接收时钟的相位抖动异频转换为基带。

PLL 的锁相是通过处理（滤波）相位误差信号，并使用滤波后的信号调整 VCO 来完成的。

当环路处于锁定状态时，VCO 的时钟信号应该与构成接收信号的方波脉冲正交。不应该有直流分量：两个信号应该正交，但对于补偿 VCO 不准确性的稳态误差。

此基带调谐信号对 VCO 进行调频，因此滤波器输出信号的能量频谱被转换为（窄带）) 以标称时钟频率为中心的 FM 信号。

相位比较器的作用是跟踪边缘检测信号的相位，并将来自时钟速率附近频率范围内的相位抖动（= 定时）信号与本地时钟混合。抖动（来自 CDR 输入和内部噪声源）被移到直流，在那里它可以被环路滤波器处理。混频器具有直接放大边缘检测信号频谱的有趣部分的效果。

CDR 的 PLL 可以被视为嵌入在接收信号中的时钟的滤波器（低通）。

嵌入在接收信号中的定时中存在的相位抖动（即与接收时钟相关的相位抖动）包含有用部分和噪声部分。

噪声部分来自 ISI、线性非线性线路失真、串扰、热噪声等。它存在于从直流到非常高频率（即高达 f_p）。

有用部分（表示发射时钟和本地时钟之间的差异）存在于直流和与本地时钟精度相对应的（相对较低）频率之间（远程发射时钟始终更准确，其贡献可以忽略）。 因此，PLL 的抖动带宽应是（较低）“精度”带宽和（较宽）带宽之间的折衷结果，以便实现足够快的捕获瞬变。

抖动两个部分重叠（直流到环路带宽）的地方，不可避免地要将两者都接受为“有用”部分。

PLL 中可能存在极高的 Q 值

时钟的恢复，一旦信号频谱中通过某种非线性处理（即表示嵌入时钟信号的线条）出现了一条线条，可以通过使用具有高 Q 因子 的 SAW 滤波器来提取该谱线。

使用 PLL 也可以实现极高的 Q 值，而不需要高质量的谐振器，尽管在许多方面，由于低相位噪声时钟需要低相位噪声 VCO，因此设计良好谐振器的难题从滤波器设计师转移到了 VCO 设计师。

但是，由于 CDR 恢复的时钟中大部分相位噪声是由于数据中的随机调制，或者由于加性噪声，因此噪声抑制滤波器的带宽是决定恢复的时钟中相位噪声的关键参数，而 VCO 产生的相位噪声是次要的。

因此，一个略带噪声的 VCO（= 具有低 Q 谐振）加上一个窄带环路滤波器可以实现与具有高 Q 谐振的 SAW 滤波器相同的实际抖动性能。

一个带滞后-超前环路滤波器的 PLL，其闭环传递函数为二阶，阻尼比为 ζ = 1/√2，自然频率为 f_n =5 KHz，锁定到 10-GHz 时钟信号，其有效 Q 约为

Q_PLL = 10 GHz / 2x5 kHz = 10⁶

这种有效 Q 可以解释为 PLL 在几个周期内对相位误差进行平均；在本例中，大约需要一百万个时钟周期，才能在 VCO 控制线上积累足够大的信号，以开始跟踪输入相位偏差。

􏰋􏰕 PLL 也可以被视为一个以接近数据速率旋转的飞轮。

飞轮上有一个定时标记。

输入数据信号就像一个频闪灯，每当检测到数据转换时闪烁，揭示定时标记的瞬时相位误差。

环路反馈用于将定时标记与频闪闪烁所揭示的预期位置对齐。

换句话说，与定时标记相对应的本地时钟上升沿应通常锁定其相位距转换半圈，即与它们反相 180°。

增加环路滤波器的时间常数类似于增加飞轮的质量。窄带环路就像一个非常重的飞轮，需要大量的能量才能改变其动量。

带通滤波器的有效 Q 由自由运行响应可以在（通带中的观点）多少个周期内振荡来决定，在 PLL 中，有效 Q 由 VCO 需要多少个时钟周期才能响应相位误差（基带中的观点）来决定。

总结

VCO 噪声是最重要的考虑因素，因为 VCO 会产生低频噪声，而这些低频分量无法与相同频率的有用信号分量区分开。

所有环路模型（= 所有 CDR）对 VCO 噪声都起着高通的作用，即它们会减轻来自 VCO 的低频噪声。

当 CDR 达到相位锁定时，来自 VCO 的直流噪声将被完全消除。请提及稳态误差！

高通截止频率与它们的自然频率一致。

因此，所有环路都倾向于抑制由 VCO 产生的低频噪声，但也有一些差异

• 1 - 1 环路在低于 $\omega _{1}$ 的所有频率下衰减 VCO 噪声，具有单个斜率（20 dB/十倍频程）且没有增益过冲。所有高于 $\omega _{1}$ 的 VCO 噪声分量都将未经修改地出现在 PLL 输出中。

• 2 - 1 环路在低于 $\omega _{21}$ 的所有频率下衰减 VCO 噪声，具有单个斜率（20 dB/十倍频程）且具有增益过冲，当 ζ > 0 时，即始终 - 在 ${\tfrac {\omega ^{2}}{\omega _{n21}^{2}}}={\tfrac {1+{\sqrt {1+8\zeta _{21}^{2}}}}{2}}$ 达到峰值，当 ζ₂₁ 低于 0.5 时，可能会造成问题。

下图说明了 1-1 和 2-1 环路的性能（故意将 2-1 的阻尼比设置得过低），并给出了相关的公式。

一阶一型 PLL 和二阶一型 PLL 的 VCO 到输出（噪声）传递函数，以及二阶环路的滤波器块传递函数。
二阶环路的阻尼比故意设置得过低，以突出在某些频率下放大噪声的风险。

2-1 环路通常用于再生器应用（当 $\omega _{21}$ 很低时）：必须使用低噪声 VCO。

它还需要对 ζ₂₁ 进行非常好的控制，必须将其保持在接近 1.0 的范围内（这排除了使用具有硬非线性和大范围可变增益的模块，例如 bang-bang 相位检测器）。

• 2 - 2 环路在低于 $\omega _{22}$ 的所有频率下衰减 VCO 噪声，具有双斜率（40 dB/十倍频程）。
  在某些频率下可能会出现噪声放大，因为当 $\zeta _{22}$ <­√1/2 时，增益幅度会超过 0 dB。
  过冲的峰值出现在 ω = ω₂₂ / √1 − 2ζ²，达到 20log₁₀(1 / (2ζ√1 − 2ζ²)) 的高度。

下图说明了 1-1 和 2-2 环路的性能（故意将 2 - 2 的阻尼比设置得过低），并给出了相关的公式。

一阶一型 PLL 和二阶二型 PLL 的 VCO 到输出（噪声）传递函数，以及二阶环路的滤波器块传递函数。
二阶环路的阻尼比故意设置得过低，以突出在某些频率下放大噪声的风险。

如果必须使用噪声 VCO，则 2-2 环路是一个不错的选择，并且当一些环路参数由于硬非线性而可能在很宽的范围内变化时，它绝对是更好的选择（如果 G 在某些情况下可能变得非常大，例如，当使用 bang-bang 检测器时）。

这种架构是在三种架构中抑制噪声 VCO 的最佳选择（参见低频的双斜率衰减），但是阻尼比 $\zeta _{22}$ 应大于 √1/2 = 0.707，以避免放大 ω₂₂ 附近的噪声频率。